[科普中國(guó)]-邏輯接口

邏輯接口指能夠?qū)崿F(xiàn)數(shù)據(jù)交換功能但物理上不存在，需要通過(guò)配置建立的接口，包括Dialer（撥號(hào)）接口、子接口、LoopBack接口、NULL接口、備份中心邏輯通道以及虛擬模板接口等。

簡(jiǎn)介邏輯接口是相對(duì)于物理接口的而言的，而物理接口就是通常所說(shuō)的硬件接口，比如usb口，而邏輯接口就是程序中預(yù)留的接口。邏輯接口指能夠?qū)崿F(xiàn)數(shù)據(jù)交換功能但物理上不存在，需要通過(guò)配置建立的接口，包括Dialer（撥號(hào)）接口、子接口、LoopBack接口、NULL接口、備份中心邏輯通道以及虛擬模板接口等。

路由器邏輯接口Dialer接口Dialer接口即撥號(hào)接口。Dialer口下建立撥號(hào)規(guī)則，物理口引用一個(gè)（輪詢DCC，最常用）或多個(gè)（共享DCC，極少使用）Dialer口的規(guī)則，配置方便，維護(hù)簡(jiǎn)單.

MFR接口MFR（MultilinkFrameRelay）接口是多鏈路幀中繼接口，多個(gè)物理接口可以同一個(gè)MFR接口捆綁起來(lái)，從而形成一個(gè)擁有大帶寬的MFR接口.當(dāng)將幀中繼物理接口捆綁進(jìn)MFR接口之后，其上配置的網(wǎng)絡(luò)層參數(shù)和幀中繼鏈路層參數(shù)將不再起作用.在MFR接口上可以配置IP地址等網(wǎng)絡(luò)層參數(shù)和DLCI等幀中繼參數(shù)，捆綁在MFR接口內(nèi)的物理接口都將使用此MFR接口的參數(shù).

LoopBack接口TCP/IP協(xié)議規(guī)定，127.0.0.0網(wǎng)段的地址屬于環(huán)回地址。包含這類地址的接口屬于環(huán)回接口。在華為系列路由器上，定義了接口LoopBack為環(huán)回接口，可以用來(lái)接收所有發(fā)送給本機(jī)的數(shù)據(jù)包。這類接口上的地址是不可以配置的并且也不通過(guò)路由協(xié)議對(duì)外發(fā)布的。

有些應(yīng)用（比如配置SNA的Localpeer）需要在不影響物理接口配置的情況下，配置一個(gè)帶有指定IP地址的本地接口，并且出于節(jié)約IP地址的需要，需要配置32位掩碼的IP地址，并且需要將這個(gè)接口上的地址通過(guò)路由協(xié)議發(fā)布出去。Loopback接口就是為了滿足這種需要而設(shè)計(jì)的.

主要用途如下：

1、做管理IP地址

2、做OSPF協(xié)議的routerid

3、SNA，啞終端中用來(lái)捆綁源地址

4、BGP中作為建立TCP鄰居的源地址

5、測(cè)試

NULL接口Null接口是一種純軟件性質(zhì)的邏輯接口，任何送到該接口的網(wǎng)絡(luò)數(shù)據(jù)報(bào)文都會(huì)被丟棄，主要用于配置黑洞路由子接口

VRP中提出了子接口的概念，所謂子接口就是在一個(gè)物理接口上配置出來(lái)的多個(gè)邏輯上的虛接口，這些虛接口共用物理接口的物理層參數(shù)，又可以分別配置各自的鏈路層和網(wǎng)絡(luò)層參數(shù).因這樣的多個(gè)虛接口可以對(duì)應(yīng)一個(gè)物理接口，故常被稱為“子接口”。

備份中心邏輯通道備份中心不公提供各接口之間的互相備份，也允許將X.25幀中繼等類型的一條虛電路作為備份中心的主接口或備份接口。

為了配置方便，用戶可以對(duì)上述虛電路指定相應(yīng)的邏輯通道，并在邏輯通道中配置備份中心的工作參數(shù).1

常用單端邏輯接口電平標(biāo)準(zhǔn)單端接口具有易于設(shè)計(jì)和使用的優(yōu)點(diǎn)，在低于300MHz的場(chǎng)合，單端接口被廣泛使用。

TTL和CMOSTTL即Transistor—TransistorLogic，三極管結(jié)構(gòu)，5V供電；CMOS即Com—plementaryMetalOxideSemiconduc—tor，是電壓型器件，相對(duì)TTL有更大的噪聲容限，輸入阻抗大，5V供電。以前常用的74xx和4000系列器件采用的就分別是TTL和CM0S電平邏輯，目前已較少使用。2

LVTTL和LVCMOS隨著技術(shù)和工藝的發(fā)展以及設(shè)備低功耗等要求，供電電壓越來(lái)越低，LVTTL和LVCOMS分別在TTL和CMOS的基礎(chǔ)上發(fā)展起來(lái)。LVTTL和LVCMOS常用的供電電壓有3．3V、2．5V、1．8V。LVTTLL和LVCMOS驅(qū)動(dòng)和接收器通常是簡(jiǎn)單的對(duì)稱上下拉結(jié)構(gòu)，只要滿足Vi和Vo的高低電平標(biāo)準(zhǔn)和驅(qū)動(dòng)電流范圍，二者就可以相互轉(zhuǎn)化。圖1(a、b)為L(zhǎng)VTTL的輸入電路

和輸出緩中器結(jié)構(gòu)，表1和表2分別為L(zhǎng)VTTL和LVCMOS的輸入、輸出電壓和電流規(guī)范。2

SSTLSSTL即StubSeriesTerminatedLogic標(biāo)準(zhǔn)，分為SSTL_3、SSTL_2、SSTL_18三種，對(duì)應(yīng)不同的供電電壓，它與LVTTL和LVCMOS的不同在于SSTL是傳輸線終端匹配的，因此SSTL具有輸器，一般有VCCO=1．8V和VCCO=1．5V兩種標(biāo)準(zhǔn)。HSTL和SSTL對(duì)參考電平要求均比較高(1%精度)。2

常用差分邏輯接口電平標(biāo)準(zhǔn)差分信號(hào)較單端信號(hào)能夠以低電壓擺幅提供更大的電壓增益和帶寬，同時(shí)還可以去除共模和偶次諧波的干擾，從而提供更高的數(shù)據(jù)傳輸率。其缺點(diǎn)是差分信號(hào)增加了信號(hào)管腳，在PCB布線時(shí)應(yīng)考慮阻抗、間距、長(zhǎng)度等的匹配。隨著高速實(shí)時(shí)性數(shù)據(jù)傳輸?shù)囊笤絹?lái)越高，差分信號(hào)應(yīng)用越來(lái)越廣，下面介紹三種最常見(jiàn)的差分邏輯接口標(biāo)準(zhǔn)。2

CMLCML電平是所有高速數(shù)據(jù)接口中最簡(jiǎn)單的一種。其輸入和輸出都是匹配好的，減少了外圍器件，適合于更高頻段工作。

CML的輸入、輸出緩沖電路如圖，R1和R2是為了限制電流，通常數(shù)值相等，為50Ω。由圖可以看出，該電路是差分對(duì)形式。該差分對(duì)的集電極電阻為50Q，輸出信號(hào)的高低電平切換是靠共發(fā)射極差分對(duì)的開(kāi)關(guān)控制的。差分對(duì)的發(fā)射極到地的恒流源典型值為16mAf圖3中的電流源I1)，假定CML的輸出負(fù)載為一個(gè)50Q上拉電阻，則單端CML輸出信號(hào)的擺幅為Vcc～Vcc一0．4V，改變l1的數(shù)值則改變了電壓的擺幅。

CML到CML之間的連接分兩種情況：當(dāng)收發(fā)兩端的器件使用相同的電源時(shí)，CML到CML可以采用直流耦合方式，不用加任何器件；當(dāng)收發(fā)兩端器件采用不同電源時(shí)，一般要考慮交流耦合，中間加耦合電容(注意這時(shí)選用的耦合電容要足夠大，以避免在較長(zhǎng)連0或連1情況出現(xiàn)時(shí)，接收端差分電壓變小)。CML也有不足，即由于自身驅(qū)動(dòng)能力有限，CML更適于芯片間較短距離的連接，而且不同用戶間CML接口實(shí)現(xiàn)方式差異較大，所以現(xiàn)有器件提供CML接口的數(shù)目還不是非常多。2

ECL、PECL和LVPECLECL(EmitterCoupledLogic)即射極耦合邏輯，是帶有射隨輸出結(jié)構(gòu)的典型輸入、輸出接口電路，ECL電路的最大特點(diǎn)是其基本門(mén)電路工作在非飽和狀態(tài)，正因?yàn)槿绱耍珽CL電路的最大優(yōu)點(diǎn)是具有相當(dāng)高的速度，平均延遲時(shí)間可達(dá)ns數(shù)量級(jí)甚至更少。

傳統(tǒng)的ECL以Vcc為零電壓，VEE為-5．2V電源，Vo=Vcc-0．9V=-0．9V，VOL=Vcc-1．7V=-1．7V，所以ECL電路的邏輯擺幅較小(僅約0．8V)。當(dāng)電路從一種狀態(tài)過(guò)渡到另一種狀態(tài)時(shí)，對(duì)寄生電容的充放電時(shí)間將減少，這也是ECL電路具有高開(kāi)關(guān)速度的重要原因。另外，ECL電路是由一個(gè)差分對(duì)管和一對(duì)射隨器組成的，如圖4所示，所以輸入阻抗大，輸出阻抗小，驅(qū)動(dòng)能力強(qiáng)，信號(hào)檢測(cè)能力高，差分輸出，抗共模干擾能力強(qiáng)；但是由于單元門(mén)的開(kāi)關(guān)管對(duì)是輪流導(dǎo)通的，對(duì)整個(gè)電路來(lái)講沒(méi)有“截止”狀態(tài)，所以電路的功耗較大。

PECL(PositiveEmitterCoupledLogic)將ECL電路中的負(fù)電源改用正電源(+5V)，可將Vcc接到正電源而VEE接到零點(diǎn)。如果采用+3．3V供電，則稱為L(zhǎng)VPECL。由圖可以看出，PECL是開(kāi)路輸出，所以需用下拉電阻到地。不過(guò)同CML一樣，LVPECL輸出高低電平的擺幅因制造商不同而不同，它不僅與外部電阻有關(guān)，與邏輯門(mén)的VDD也有關(guān)。2

LVDS即低電壓差分信號(hào)，的驅(qū)動(dòng)器由驅(qū)動(dòng)差分線對(duì)的電流源組成，如圖所示，電流通常為3.5mA。接收器具有很高的輸入阻抗，因此驅(qū)動(dòng)器輸出的大部分電流都流過(guò)的100Ω匹配電阻，并在接收器的輸入端產(chǎn)生大350mV約的電壓。當(dāng)驅(qū)動(dòng)器翻轉(zhuǎn)時(shí)，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯“1”和邏輯“0”狀態(tài)。2

本詞條內(nèi)容貢獻(xiàn)者為:

李岳陽(yáng) - 副教授 - 江南大學(xué)