[科普中國]-固核

把在某一種現(xiàn)場可編程門陣列(FPGA)器件上實現(xiàn)的，經(jīng)驗證是正確的，且總門數(shù)在5000門以上的電路結(jié)構(gòu)編碼文件，稱之為“固核”，固核則是軟核和硬核的折衷。在EDA 設(shè)計領(lǐng)域則指的是帶有平面規(guī)劃信息的網(wǎng)表。

簡介把功能經(jīng)過驗證的、可綜合的、實現(xiàn)后電路結(jié)構(gòu)總門數(shù)在5000門以上的Verilog HDL模型稱之為“軟核”，而把由軟核構(gòu)成的器件稱為虛擬器件。在新電路的研制過程中，軟核和虛擬器件可以很容易地借助EDA綜合工具與其他外部邏輯結(jié)合為一體。這樣，利用軟核和虛擬器件的可重復(fù)利用的特性就可大大縮短設(shè)計周期，加快了復(fù)雜電路的設(shè)計。目前，國際上有一個叫作“虛擬接口聯(lián)盟”的組織(Virtual SocketInterface Alliance)來協(xié)調(diào)這方面的工作。

把在某一種現(xiàn)場可編程門陣列(FPGA)器件上實現(xiàn)的，經(jīng)驗證是正確的，且總門數(shù)在5000門以上的電路結(jié)構(gòu)編碼文件，稱之為“固核”。把在某一種專用集成電路工藝的(ASIC)器件上實現(xiàn)的，經(jīng)驗證是正確的，且總門數(shù)在5 000門以上的電路結(jié)構(gòu)版圖掩膜，稱之為“硬核”，固核則是軟核和硬核的折衷。1

固核在EDA 設(shè)計領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表；具體在FPGA 設(shè)計中可以看做帶有布局規(guī)劃的軟核，通常以RTL 代碼和對應(yīng)具體工藝網(wǎng)表的混合形式提供。將RTL 描述結(jié)合具體標準單元庫進行綜合優(yōu)化設(shè)計，形成門級網(wǎng)表，再通過布局布線工具即可使用。和軟核相比，固核的設(shè)計靈活性稍差，但在可靠性上有較大提高。目前，固核也是IP 核的主流形式之一。2

缺點顯而易見，在具體實現(xiàn)手段和工藝技術(shù)尚未確定的邏輯設(shè)計階段，軟核具有最大的靈活性，它可以很容易地借助EDA綜合工具與其他外部邏輯結(jié)合為一體。當然，由于實現(xiàn)技術(shù)的不確定性，有可能要作一些改動以適應(yīng)相應(yīng)的工藝。相比之下，固核和硬核與其他外部邏輯結(jié)合為一體的靈活性要差得多，特別是電路實現(xiàn)工藝技術(shù)改變時更是如此。而近年來電路實現(xiàn)工藝技術(shù)的發(fā)展是相當迅速的，為了邏輯電路設(shè)計成果的積累，和更快更好地設(shè)計更大規(guī)模釣電路，發(fā)展軟核的設(shè)計和推廣軟核的重用技術(shù)是非常有必要的。

在現(xiàn)代數(shù)字系統(tǒng)芯片設(shè)計制造技術(shù)中，最重要的最基本的概念之一是采取什么手段能確保如此復(fù)雜的系統(tǒng)設(shè)計能趕上瞬息萬變的市場變化和邏輯設(shè)計的精確，并提高一次流片的成功率，以降低設(shè)計和制造成本。商業(yè)化軟核和硬核、宏單元以及虛擬器件和接口的應(yīng)用普及，大大提高了設(shè)計制造效率，降低了設(shè)計和生產(chǎn)成本。推廣知識產(chǎn)權(quán)模塊(即IP)重用技術(shù)，學(xué)習(xí)編寫可以被國際電子工商業(yè)界認可的IP代碼是我國電子工業(yè)起飛的關(guān)鍵。1

宏單元宏單元(Macrocells或Megacells)或核(Cores)是預(yù)先設(shè)計好的、其功能經(jīng)過驗證的、由總數(shù)超過5 00個門構(gòu)成的一體化的電路模塊，這個模塊可以是以軟件為基礎(chǔ)的，也可以是以硬件為基礎(chǔ)的。這就是中討論過的軟核和硬核。所謂虛擬器件(VirtualChips)也就是用軟核構(gòu)成的器件，即用VerilogHDL或VHDL語言描述的常用大規(guī)模集成電路模型。在新型電路研制過程中，借助EDA綜合工具、軟核和虛擬器件可以很容易地與其他外部邏輯結(jié)合成一體，從而大大擴展了設(shè)計者可選用的資源。掌握軟核和虛擬器件(也稱接口模型)的重用技術(shù)可大大縮短設(shè)計周期，加快高技術(shù)新芯片的投產(chǎn)和上市。而所謂虛擬接口模型則是用系統(tǒng)級VerilogHDL或VHDL語言描述的常用大規(guī)模集成電路(如ROM和RAM)或總線接口的行為模型等，往往是不可綜合的，也沒有必要綜合成具體電路，但其所有對外的性能與真實的器件或接口完全一致，在仿真時可用來代替真實的部件，用以驗證所設(shè)計的電路(必須綜合的部分)是否正確。

在美國和電子工業(yè)先進的國家，各種微處理器芯片(如8051)、通用串行接口芯片(如8251)、中斷控制器芯片(如8259)，并行輸入輸出接口芯片(PIO)、直接存儲器存取芯片(DMA)、數(shù)字信號處理芯片(DSP)、RAM和ROM芯片、PCI總線控制器芯片以及PCI總線控制接口等芯片都有其相對應(yīng)的商品化的虛擬器件和虛擬接口模型可供選用。虛擬器件往往只提供門級和RTL級的Verilog HDL或VHDL源代碼，而虛擬接口模型往往提供系統(tǒng)級代碼。這是因為門級和RTL級的Verilog HDL或VHDL是可綜合的，它與具體的邏輯電路有著精確的對應(yīng)關(guān)系。1

IP核IP核就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思，在EDA技術(shù)開發(fā)中具有十分重要的地位。美國著名的Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為“用于ASIC或FPGA中的預(yù)先設(shè)計好的電路功能模塊”。IP主要分為軟IP、固IP和硬IP。軟IP是用Verilog/VHDL等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實現(xiàn)這些功能。固IP是完成了綜合的功能塊。硬IP提供設(shè)計的最終階段產(chǎn)品——掩膜。3

本詞條內(nèi)容貢獻者為:

劉寶成 - 副教授 - 內(nèi)蒙古民族大學(xué)